【Chip let技术在AI芯片中率先应用】

随着近年来高性能计算、人工智能、5G、汽车、云端等新兴市场的蓬勃发展， 对于算力的需求持续攀升，仅靠单一类型的架构和处理器无法处理更复杂的海量 数据，“异构 ”正在成为解决算力瓶颈关键技术方向。Chip let 技术目前主要聚 焦于 HPC 高性能计算与 AI 人工智能领域，随着算力、存储等需求升级，Chip let有望在未来市场上得到更加广泛的应用。

在高性能计算领域，Chip let是满足当下对算力需求的关键技术。运用 Chip let 技术，一方面通过 Die to Die 连接和 Fabric 互联网络，能够将更多算力单元高密度、高效率、低功耗地连接在一起，从而实现超大规模计算;另一方面，通过将 CPU、GPU 和 NPU 高速连接在同一个 Chip let 中，实现芯片级异构系统，可以极大提高异构核之间的传输速率，降低数据访问功耗，从而实现高速预处理和数据调度;同时，其采用非先进制程构建 Cache(位于 CPU 与内存之间的临时存储器)，提高片上 Cache 的容量和性价比，并通过 3D 近存技术，降低存储访问功耗，从而满足大模型参数需求。

以 ChatGPT 为代表的的 AI 应用蓬勃发展，对上游 AI 芯片算力提出了更高的要求，而运用 Chip let 模式的异构集成方案，可以通过将通用需求与专用需求解耦，大幅降低芯片设计投入门槛及风险，有效解决下游客户在算法适配、迭代周期、算力利用率、算力成本等各方面难以平衡的核心痛点。将支持人工智能的不同功能的芯片，如 GPU、CPU、加速器等，通过 Chip let 的方式进行组合，可以构建出更高效的 AI 加速器系统。

英伟达使运用 Chip let 技术制作 AI 芯片的领先企业，其于 2022 年发布的 H100 GPU 芯片就是台积电 4nm 工艺和 Chip let 技术融合的创新之作。英伟达通过 Chip let 技术将 HBM3 显存子系统集成到芯片里，可提供 3TB/s 的超高显存带宽，是上一代产品带宽的近两倍。同时借助 4nm 先进制程，H100 GPU 芯片在 814 平方毫米的芯片面积里容纳 800 亿个晶体管，无论是性能还是延迟，相较于上一代 A100 GPU 芯片都有巨大的提升。

【Chip let 展现集成优势，市场空间显著】

Chip let 俗称“芯粒”或“小芯片组”，通过将原来集成于同一 SoC 中的各个元件分拆，独立为多个具特定功能的 Chip let，分开制造后再通过先进封装技术将彼此互联，最终集成封装为一个系统芯片。Chip let 可以将一颗大芯片拆解设计成几颗与之有相同制程的小芯片，也可以将其拆解设计成几颗拥有不同制程的小芯片。Chip let 是一种硅片级别的 IP 整合重用技术，其模块化的集成方式可以有效提高芯片的研发速度，降低研发成本和芯片研制门槛。

与传统 SoC 相比，Chip let在设计成本、良率、制造成本、设计灵活性等方面优势明显。

在高性能计算、AI 等方面的巨大运算需求下，芯片性能快速提升，芯片中 的晶体管数量也在快速增加，导致芯片面积不断变大。对于晶圆制造工艺而言，芯片面积越大，工艺的良率越低。通过运用 Chip let 的手段，可以将大芯片拆 解分割成几颗小芯片，单个芯片面积变小，失效点落在单个小芯片上的概率将大大降低，从而提高了制造良率。

由于 Chip let 芯粒可以独立设计和组装，因此制造商可以根据自己的需要来选择不同类型、不同规格和不同供应商的芯粒进行组合，很大程度上提高了芯片设计的灵活性和可定制化程度;并且制造商可以依赖于预定好的芯片工具箱来设计新产品，缩短芯片的上市时间。

2022年3月，英特尔、AMD、Arm、高通、三星、台积电、日月光、Google Cloud、 Meta、微软等全球领先的芯片厂商共同成立了UCIe联盟，旨在建立统一的 die-to-die 互联标准，促进 Chip let 模式的应用发展，目前联盟成员已有超过 80 家半导体企业，越来越多的企业开始研发 Chip let 相关产品。UCIe在解决Chip let 标准化方面具有划时代意义，标志着产业化落地开始。

中国首个原生 Chip let 技术标准《小芯片接口总线技术要求》于 2022年12月发布，该标准有助于行业规范化、标准化发展，为赋能集成电路产业打破先进制程限制因素，提升中国集成电路产业综合竞争力，加速产业进程发展提供指导和支持。

根据 Gartner数据统计，基于 Chip let 的半导体器件销售收入在2020年仅为33亿美元，2022 年已超过 100亿美元，预计 2023 年将超过 250 亿美元， 2024 年将达到 505 亿美元，复合年增长率高达 98%。超过 30%的 SiP 封装将使用芯粒(Chip let)来优化成本、性能和上市 时间。MPU 占据 Chip let 大部分应用应用场景，Omdia 预测 2024 年用于 MPU 的 Chip let 约占 Chip let 总市场规模的 43%。

【龙头 IC 制造及封测厂加码布局 Chip let】

随着 Chip let 技术的发展，Chip let 产业链各环节逐渐完善，即由 Chip let 系统级设计、EDA/IP、芯粒、制造、封测组成的完整Chip let生态链。从 Chip let产业链逻辑看，芯片设计和封装处于链条中心环节，且与后端系统应用紧密联动，而晶圆厂则被前置，成为芯粒提供商的生产环节。

目前全球封装技术主要由台积电、三星、Intel 等公司主导，主要是 2.5D和 3D 封装。2.5D 封装技术已非常成熟，广泛应用于 FPGA、CPU、GPU 等芯片， 目前是 Chip let 架构产品主要的封装解决方案。3D 封装能够帮助实现 3D IC，即晶粒间的堆叠和高密度互连，可以提供更为灵活的设计选择。但 3D 封装的技术难度更高， 目前主要有英特尔和台积电掌握 3D 封装技术并商用。

Chip let 被视为中国与国外差距相对较小的先进封装技术，有望带领中国半导体产业在后摩尔时代实现质的突破，因此，中国半导体企业紧跟产业趋势，纷纷走向 Chip let 研发的道路。中国三大封测企业长电科技(600584)、通富微电(002156)与华天科技(002185)都在积极布局 Chip let 技术，目前已经具备 Chip let 量产能力。长电科技推出的面向 Chip let 小芯片的高密度多维异构集成技术平台 XDFOI?可实现 TSVless 技术，达到性能和成本的双重优势，重点应用领域为高性能运算如 FPGA、CPU/GPU、AI、5G、 自动驾驶、智能医疗等。

华天科技已量产 Chip let 产品，主要应用于 5G 通信、医疗等领域。华天科技已掌握 SiP、 FC、TSV、Bumping、Fan-Out、WLP、3D 等先进封装技术。华天科技目前已建立三维晶圆级封装平台—3D Matrix，该平台由 TSV、eSiFo(Fan-out)、3D SIP 三大封装技术构成。

通富微电在先进封装方面公司已大规模生产 Chip let 产品，7nm 产品已大规模量产，5nm 产品已完成研发即将量产。后摩尔时代，Chip let 由于高性能、低功耗、高面积使用率以及低成本的优势，在延续摩尔定律的“经济效益 ”方面被寄予厚望。Chip let 芯片设计环节能够降低大规模芯片设计的门槛，给中国集成电路产业带来巨大发展机遇。据此，建议重点关注产业链龙头企业的表现。

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